1. No category

‫‪Designing with ALTERA SoC‬‬
‫תיאור הקורס‬
‫קורס זה מספק את כל הידע התיאורטי והמעשי לתכנון רכיבי ‪ SoC‬של חברת ‪ ALTERA‬תחת סביבת‬
‫הפיתוח ‪.Quartus II‬‬
‫הקורס משלב ‪ 60%‬תיאוריה ו‪ 40%-‬עבודה מעשית על לוחות פיתוח ‪.SoC‬‬
‫הקורס מתחיל בסקירת משפחות רכבי ‪ SoC‬ויכולותיהם‪ ,‬ממשיך בלימוד מתודי מעמיק של‬
‫ארכיטקטורת ‪ HPS‬על כלל מרכיביה‪ ,‬ניהול מערכת ב‪ ,SoC-‬קונפיגורציית מערכת‪ ,‬מערכת הבסים‬
‫והחיבוריות הפנימית‪ ,‬חיבור זכרונות חיצוניים‪ ,‬עבודה עם ‪ ,Qsys‬טיפול בפסיקות‪.Pin Muxing ,‬‬
‫הקורס ממשיך בשימוש מעשי בכלי סימולציה ומודל ‪ ,BFM‬בניית תרחישי בדיקה ל‪ ,SoC-‬וביצוע‬
‫תהליך ‪ Boot‬עם‪/‬בלי מערכת הפעלה‪.‬‬
‫הקורס מסיים בלימוד ממשקי ‪ Debug‬שקיימים על ה‪ SoC-‬וכיצד לתפעל אותם‪.‬‬
‫אורך הקורס‬
‫‪ 3‬ימים‬
‫מטרות שיושגו בסיום הקורס‬
‫‪.1‬‬
‫‪.2‬‬
‫‪.3‬‬
‫‪.4‬‬
‫‪.5‬‬
‫‪.6‬‬
‫‪.7‬‬
‫הכרת משפחות רכיבי ‪ SoC‬של חברת ‪ ALTERA‬ויכולותיהם‬
‫הבנת תהליך תכנון ‪ SoC‬משלב ההגדרה ועד שלב הצריבה‪/‬טעינה ווריפיקציה סופית על‬
‫הלוח האלקטרוני‬
‫שילוב ‪ IPs‬בתכנון‬
‫קינפוג ‪ SoC‬ברמת מערכת )שעונים‪ ,reset ,‬פריפרליים(‬
‫עבודה עם ‪Qsys‬‬
‫שימוש במודל סימולציה של ‪SoC‬‬
‫צריבת‪/‬טעינת הרכיב המתכנת ווריפיקציה לאחר צריבה‬
BOOT-‫ הכרות תהליכי ה‬.8
‫ טיפול בפסיקות‬.9
SoC-‫ חיבור זכרונות חיצוניים ל‬.10
‫אוכלוסיית היעד‬
.QUARTUS ‫ ומכירים היטב את סביבת‬VERILOG\VHDL ‫הקורס מיועד למהנדסים אשר כותבים בשפת‬
.SignalTap-‫ וב‬Qsys ‫נדרש ידע מקדים בסביבת‬
‫כלי פיתוח בקורס‬
(Modelsim or Active HDL) ‫ סימולטור‬.1
(Quartus II) Place & Route -‫ סינטיסייזר ו‬.2
ALTERA SoC Cyclone V ‫ לוח פיתוח‬.3
‫תכנית הלימוד‬
Day #1
• System on Chip (SoC) Overview
o
o
o
o
o
o
Altera SoC the best of both worlds
System-level benefits of SoC
SoC device portfolio and key features
Development boards available
Hardware and software development perspectives
System development flow with Qsys and DS5
• HPS Overview
o
o
o
o
o
o
HPS IP features
HPS block diagram
Cortex-A9 overview
HPS memory views
Default detail address map
Generic Interrupt Controller (GIC) overview
• System Management
o System management overview
HPS input clocks and clock groups
FPGA interface clocks
o HPS Clock Manager overview
HPS Clock Manager – PLLs (main, peripheral, SDRAM)
Flash controller clocks
HPS entry/exit ‘Safe Mode’
o SoC device reset pins
Reset Manager overview (cold/warm/debug)
Reset Manager integration
o FPGA Manager overview
HPS configuring FPGA fabric
o System Manager overview
I/O features
Managed peripherals
o Scan Manager overview
• Interconnects
o
o
o
o
o
o
o
Interconnect overview
Level 3 interconnect up/downsizing
AXI bridges architecture
Global Programmers View (GPV)
High performance paths
FPGA-to-HPS bridge drawbacks
Level 4 peripheral bus interconnect
• Peripherals
o
o
o
o
o
o
o
HPS peripherals overview
On-chip ROM features
On-chip RAM features
SDRAM controller features
HPS SDRAM controller configuration
Maximizing SDRAM performance
Considerations when accessing HPS SDRAM from FPGA
• Direct Memory Access Controller (DMA)
o
o
o
o
o
DMA overview
DMAC data transfer features
DMAC peripheral flow control features
HPS DMA capabilities
When to use and not to use HPS DMA
Day #2
• Hardware Design Flow
o
o
o
o
o
o
o
o
o
o
o
o
o
Typical design flow
Qsys tool
Automatic interconnect generation
Create Quartus II project for SoC device
Start a new system in Qsys
Add IP to Qsys system
Add custom components
Methods to connect components
HPS in Qsys
HPS-Nios II system block diagram
Generate completed system
Hardware/software design flow overview
Generated software handoff files
• Avalon and AXI Standards
o
o
o
o
o
o
o
o
o
o
o
Qsys-supported standard interfaces
Advantages of using standard interfaces
Avalon-MM interfaces
AXI overview
AXI features
Handshake examples
AXI write transaction
AXI read transaction
Component editor – AMBA support
AXI specification
Qsys memory-mapped packet format
o Which protocol to choose: Avalon or AXI?
• HPS Component Configuration
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
o
Hard processor system component
General options & Boot control
Events
General Purpose I/O (GPIO)
Debug APB
System Trace Macrocell
Cross Trigger Interface (CTI)
Trace port interface
Boot from FPGA
AXI bridges
FPGA-HPS bridge interfaces
Accessing HPS memory from FPGA
FPGA-to-HPS SDRAM interface
Resets
DMA control
Interrupts
GIC overview (SGIs, PPIs, SPIs)
Peripheral pin multiplexing
HPS I/O muxing overview
Ethernet
Other peripheral options (QSPI, SPI master, UART)
Pin usage & conflicts
HPS pin assignments
HPS clocks
SDRAM embedded memory interface
LAB #1: Creating an ARM based SoC system using Qsys
Day #3
• HPS Simulation
o
o
o
o
o
o
o
o
o
o
o
o
o
Bus Functional Models (BFMs)
Simulation flow
Slave component testing
Master component testing
HPS system testing
HPS simulation support – interfaces
Generate Testbench Qsys system
Testbench directory structure
Qsys Testbench system – HPS system
Writing the test – AXI BFM API overview
Testbench example
Using conduit BFMs
Run simulation script
• SoC FPGA Configuration and Booting
o
o
o
o
o
o
o
o
o
o
o
o
o
HPS boot stages
SoC configurations & Boot sequences
Boot schemes – independent
Boot schemes – FPGA first
Boot schemes – HPS first
HPS Power On/Reset
HPS Boot ROM
HPS preloader
HPS user Bootloader
HPS Linux OS start up
‘Bare Metal’ programming
SoC Boot phases
HWLibs components
• Hardware Debug
o Debug interfaces (JTAG, Ethernet)
SignalTap II Logic debug
System console
FPGA adaptive debugging
o System console overview
Usage examples
System console interfaces
System console GUI launch
System console services
Service types
o SignalTap II cross triggering
Cross triggering
Cross Triggering Interface (CTI)
Altera SoC debug architecture
Export CTI to custom hardware
SignalTap II configuration for cross trigger
o ARM DS-5 debugger
Debug perspective – registers view
Run debugger and SignalTap II Logic Analyzer
LAB #2: exercise the FPGA using the system console tool
LAB #3: debugging hardware using SignalTap II Logic Analyzer